| Código | 26/MI/135 |
|---|---|
| Edición | 2 |
| Rama de conocimiento | INGENIERÍA Y ARQUITECTURA |
| Fechas | Desde el 25/05/2026 hasta el 25/06/2026 |
| Lugar | Centro de Investigación en Tecnologías de la Información y las Comunicaciones (CITIC-UGR) |
| Plazas | 10 |
| Horario |
De lunes a viernes de 9h-14h y de 16h-20h. (Consultar calendario)
Horario (pdf) |
| Horas totales | 75 |
| Créditos | 3 |
Matrícula
| Solicitud de matrícula | Fuera de convocatoria |
|---|---|
| Fecha de matrícula | Desde el 16/03/2026 hasta el 17/05/2026 |
| Requisitos | Graduados/as o alumnos/as de último año de titulaciones de ciencias o ingeniería y arquitectura. |
| Observaciones | Información y matriculación: Servicio de Títulos Propios de la Escuela Internacional de Posgrado. Contacto: 958240744 eppropios@ugr.es. |
Presentación y objetivos
En un mundo donde la inteligencia artificial (IA) está transformando radicalmente la industria, la investigación y la vida cotidiana, la necesidad de soluciones de hardware eficientes, flexibles y escalables es más crítica que nunca. Este curso ofrece un primer contacto con el diseño, implementación y optimización de aceleradores de IA sobre tecnologías reconfigurables, como FPGAs (Field-Programmable Gate Arrays), SoCs (System-on-Chip) heterogéneos, u otros dispositivos para edge computing.
Se explorará cómo estas plataformas permiten trasladar a sus respectivas arquitecturas las demandas específicas de algoritmos de IA para mejorar el rendimiento y la eficiencia energética. Para ello se usará la síntesis de alto nivel (HLS) para la paralelización de modelos de aprendizaje profundo, partiendo de las herramientas más utilizadas en la descripción de problemas de IA. Fi se abordará la integración de estos aceleradores en sistemas embebidos.
Este curso está dirigido a profesionales del sector tecnológico que deseen introducirse en la aceleración de soluciones de IA sobre hardware reconfigurable. A lo largo del curso los participantes conocerán metodologías avanzadas para la traslación de modelos de IA a diferentes arquitecturas hardware, y a través de ejercicios prácticos aprenderán a aplicar estas herramientas en la creación de aceleradores para IA.
Contenido académico
- Fundamentos de inteligencia artificial.
- Introducción a la computación acelerada y tecnologías reconfigurables.
- Introducción a la aceleración de redes neuronales en FPGAs.
- Flujos de diseños específicos para implementación de algoritmos de IA en dispositivos reconfigurables.
Profesorado
Precios públicos
Precio del curso: 0
Información de pago
Matrícula gratuita.Dirección y coordinación
- Antonio Garcia Rios (Director y Coordinador)
Organización
| Proponen |
Cátedra PERTE +QCHIP |
|---|
Más información
| Dirección | Avda. Fuente Nueva s/n 18071 Granada |
|---|---|
| Teléfono | 958240432 |
| electron@ugr.es | |
| Web | https://qchip.ugr.es/ |
Nota: La realización del curso queda supeditada a la matriculación del número de estudiantes
previsto en el proyecto formativo y/o autorizado por la Escuela Internacional de Posgrado.